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    公开号:WO1990011662A1
    申请号:PCT/JP1990/000429
    申请日:1990-03-28
    公开日:1990-10-04
    发明作者:Yonejirou Hiramatsu；Shun-Ichi Satou
    申请人:Sharp Kabushiki Kaisha；
    IPC主号:G11B20-00
    专利说明:
    [0001] 明 細 書
    [0002] クロッ ク発生装置
    [0003] 技術分野
    [0004] この発明はクロック発生装置に関する。 より特定的には、 この発明はタイム ♦ ベース · コ レク タの書込ク ロ ッ ク発生 回路などに適用され、 外部から与えられた水平同期信号を 基準同期信号に同期させてクロック信号を発生するような クロッ ク信号発生装置に関する。
    [0005] 背景技術
    [0006] 映像信号を光ディ スクゃビデオテープレコーダなどにァ ナログ信号で記録し、 再生する場合、 再生された映像信号 の時間軸変動を除去するために、 タイム ·ベース ♦ コレク 夕が使用されている。
    [0007] 第 1図は従来のタイム ·ベース ♦ コレクタの一例を示す 概略ブロック図である。 第 1図を参照して、 端子 2 6には 時間軸が変動した再生映像信号 （静止画信号） が与えられ る。 この再生映像信号は A / D変換器 2 1 と書込クロック 発生回路 2 4とに与えられる。 書込クロック発生回路 2 4 は再生映像信号から水平同期信号を分離するとともに、 再 生映像信号の時間軸変動に対応した書込ク口ック信号 W · C Kを発生する。 A Z D変換器 2 1 はこの書込ク ロ ッ ク信 号 W · C Kに応じて、 再生映像信号をサンプリ ングし、 デ ィ ジタル化してメモリ 2 2に与える。 メ モ リ 2 2はディ ジ 夕ル化された映像信号を同じ時間軸変動を有する書込ク口 ック信号 w · C Kによつて書込む。
    [0008] 一方、 外部基準同期信号が読出クロック発生回路 25に 与えられ、 この読出クロック発生回路 25から時間軸が一 定な外部基準同期信号に同期した読出クロック信号 R · C Κが発生されてメモリ 22と DZ Α変換器 23とに与えら れる。 メモリ 22は読出クロック信号 R · C Kに応じて、 記憶されているディ ジタル映像信号を読出して DZA変換 器 23に与える。 Dノ A変換器 23はこの読出クロック信 号 R · C Kに応じて、 ディ ジタル映像信号をアナログ信号 に変換する。 したがって、 DZA変換器 23から出力端子 27に出力された映像信号は時間軸が一定になる。
    [0009] ところで、 第 1図に示すようなタイム ♦ベース · コレク 夕の時間軸補正能力は、 再生映像信号の時間軸の変動に対 して、 如何に正確に追従した書込クロッ ク信号 W · C Kを 発生することができるかにかかっている。 従来から提案さ れている水晶振動子やコイル， コ ンデンサなどの素子を用 いた一般の B C O (b u r s t c o n t r o l l e d o s c i l l a t o r ) では十分でなく、 広い周波数応答 範囲と、 速い応答速度とを併せ持つ回路が必要となる。 ま た、 このような B C Oは、 本質的なものとして、 ノイズや 波形歪や ドロップァゥ トゃスキューなどの影響を受けて不 安定なものとなりやすい欠点がある。
    [0010] このため、 タイム ·ベース · コレクタに含まれているノく ース トゲー ト回路や、 同期分離回路では、 入力映像信号の 時間軸変動成分を減衰させないようにしながら、 ノィズな どの影響を受けにく くするという相反する要求を満たすた めに、 種々の工夫がなされている。 すなわち、 水平同期信 号分離回路として、 遅延回路やフライホイール発振器を用 いたゲー ト信号による同期ゲー ト回路や、 ドロップアウ ト を検出して映像信号中の ドロップァゥ トノイズをミ ユ ーテ ィ ングしたり、 同期分離やクラ ンプを禁止する回路が用い られている。 また、 カラーバース トゲー ト回路と しては、 広帯域回路が用いられ、 同期信号およびカラーバース ト信 号の増幅や分離が行なわれている。
    [0011] 次に、 このようにして分離された同期信号およびカラー バース ト信号を用いて、 正確な書込クロック信号 W♦ C K を作る場合の一例を第 2図に示す。
    [0012] 第 2図に示す書込クロッ ク発生回路 2 4において、 端子 4 0を介して水平同期信号が位相比較器 3 1 に与えられる c 位相比較器 3 1は水平同期信号と、 可変電圧制御発振器
    [0013] ( V C 0 ) 3 3の出力を分周回路 3 4で分周した信号との 位相を比較し、 誤差電圧を、 ループフィ ルタ 3 2を介して V C 0 3 3に与える。 これらの位相比較器 3 1 とループフ ィ ルタ 3 2と V C 0 3 3と分周回路 3 4とによって P L L ループが構成されている。 ループフィ ルタ 3 2は P L Lル ープの発振を防止するために挿入されており、 このループ フィ ルタ 3 2のために、 映像信号に急激な位相変動があつ ても、 V C 0 3 3の出力はこの位相変動にほとんど追従し なく なり、 サブキヤ リアの位相とは無関係なものとなる。
    [0014] V C 0 3 3の出力は分周回路 3 5に与えられて周波数が 1 X 4に分周され、 3 f s c ( f s c はサブキャ リア周波 数） 信号が出力される。 なお、 分周回路 3 5は端子 4 1に 入力されたカラ一バース ト信号の 1パルスによってリセッ 卜される。 このリセッ ト動作によって、 分周回路 3 5の分 周出力である 3 f s c 信号は、 カラーバース ト信号との位 相差がカラ一サブキヤ リァの位相に換算して 3 ◦ ' 以下に なる。 分周回路 3 5の 1 4分周出力は位相変調器 3 6に 与えられて位相変調され、 その出力が分周回路 3 7によつ て 1 Z 3分周され、 カラーサブキャ リ アの周期と同一にさ れる。 分周回路 3 7の 1 3分周出力は位相比較器 3 8に 与えられる。 位相比較器 3 8には、 カラーバース ト信号が 与えられていて、 位相比較器 3 8は 1 3分周出力信号と カラーバース ト信号との位相比較を行ない、 ループフィ ル タ 3 9を介して誤差電圧を位相変調器 3 6に与える。 位相 変調器 3 6はこの誤差電圧に応じて、 3 f s c 信号を位相 変調し、 入力映像信号に追従し、 しかも水平同期信号に位 相ロック した書込クロ ッ ク信号 W · C Kを端子 4 2に出力 する。
    [0015] しかしながら、 第 2図に示した書込クロ ッ ク発生回路 2 4を用いたタイム · ベース · コレクタ 2 0においては、 書 込クロック信号の基になる信号を発生する V C 0 3 3およ びカラ一バース ト信号に位相口ックさせるための位相変調 回路 3 6にそれぞれループフィ ルタ 3 2 , 3 を使用した フィ一ドバック制御を用いているため、 上述のような改善 を行なっても、 応答速度の速い書込クロック発生回路を実 現することは不可能であった。 特に、 光ディ スク静止画フ アイルのような場合、 静止画 1 フ レームが再生されるのは 短時間であり、 光ディ スクの回転ジッ夕も高い周波数成分 を持っため、 フィ ー ドバッ ク制御では高速に完全な時間軸 補正を行なう ことはできなかった。
    [0016] 発明の開示
    [0017] それゆえに、 この発明の主たる目的は、 入力信号に同期 しかつ応答速度を改善したク口ッ ク発生装置を提供するこ とである。
    [0018] この発明の他の目的は、 基準信号に同期しかつ設定され た周波数を有する安定したク口ッ ク信号を発生し得るク口 ッ ク発生装置を提供することである。
    [0019] この発明は入力信号の位相を基準ク口ック信号の位相に 同期させて出力クロック信号を発生するクロック発生装置 であって、 第 1のクロック信号発生回路から発生された基 準クロック信号としての第 1のクロック信号に応じて、 そ の第 1のクロック信号の位相に対して、 その位相が直交す る第 2のクロック信号が第 2のク口ック信号発生回路から 発生される。 入力信号と第 1のクロック信号との位相差が 位相差検出回路によって検出され、 それぞれがその位相差 を有しかつ位相が直交する第 1および第 2の検出信号が出 力される。 第 1のクロック信号と第 2のク口ック信号と第 1および第 2の検出信号とに応答して、 入力信号の位相に 同期した出力クロック信号が出力クロック信号発生回路か ら発生される。
    [0020] したがって、 この発明に従えば、 入力信号に対する基準 信号の位相を広帯域でかつ高速に同期をとることができ、 十分に広い周波数応答範囲と、 速い応答速度とを併せ持つ た安定な書込クロッ ク信号などの基準クロック信号を発生 することができる。 したがって、 この発明は高い回転ジッ 夕を有するような光ディ スク静止画フアイルなどのタイム • ベース · コ レクタの書込クロッ ク発生回路に有効に適用 することができる。
    [0021] この発明のより好ま しい実施例では、 位相差検出回路と して、 入力信号を第 1 のクロック信号によってサンプリ ン グするサンプリ ング回路と、 サンプリ ングされた入力信号 の絶対位相を求め、 予め定められた位相との位相差を演算 する演算回路と、 予め正弦波データと余弦波データとを記 憶し、 演算回路によつて位相差が演算されたことに応じて、 その位相差を有する正弦波信号を第 1の検出信号として出 力するとともに、 その位相差を有する余弦波信号を第 2の 検出信号として出力する記憶回路とから構成される。
    [0022] さ らに、 この発明のより好ま しい実施例では、 出力ク ロ ック信号発生回路と して、 第 1のクロック信号と第 1 の検 出信号とを乗算する第 1 の乗算回路と、 第 2のクロック信 号と第 2の検出信号とを乗算する第 2の乗算回路と、 第 1 および第 2の乗算回路のそれぞれの出力を加算して出カク ロック信号を出力する加算回路とによって構成される。
    [0023] さらに、 他の発明は基準クロ ッ ク信号に対して予め定め る周波数の範囲内で任意の周波数のクロック信号を発生す るクロック発生装置であって、 第 1のクロック信号発生回 路から基準クロッ ク信号と しての第 1のクロッ ク信号が発 生され、 この第 1のクロッ ク信号に応じて、 その第 1のク 口ック信号の位相に対して直交する位相を有する第 2のク 口ッ ク信号が第 2のク口ック信号発生回路から発生される c 入力端子には定める周波数を設定するための設定信号が入 力され、 第 1のクロッ ク信号に応答して、 入力された設定 信号が積分回路によって積分される。 積分された設定信号 が記億回路に入力されると、 積分された設定信号に応じた 振幅値の正弦波データと余弦波データとが読出される。 第
    [0024] 1のクロ ック信号と第 2のク口ック信号と正弦波デ一夕お よび余弦波データとに応答して、 位相が基準クロ ック信号 に同期しかつ設定された周波数の出力クロック信号が出力 クロック信号発生回路から発生される。
    [0025] したがって、 この他の発明に従えば、 設定信号によって 任意の周波数のクロック信号を得ることができる。 このた め、 基準信号に非常に近い周波数のクロック信号でも簡単 に得ることができ、 基準信号より も周波数の高いクロック 信号を簡単に得ることができる。 この他の発明のより好ま しい実施例では、 出力クロッ ク 信号発生回路として、 第 1のクロック信号と記憶回路から 読出された余弦波データとを乗算する第 1 の乗算回路と、 第 2のクロッ ク信号と正弦波データとを乗算する第 2の乗 算回路と、 第 1 および第 2の乗算回路のそれぞれの出力を 加算する加算回路とによって構成される。
    [0026] さらに、 より好ま しい実施例では、 記憶回路は正弦波デ —タおよび余弦波データをそれぞれ上位複数ビッ トと下位 複数ビッ 卜とに分割して記憶し、 第 1のクロ ッ ク信号の振 幅が第 1の減衰回路によつて予め定めるレベルに減衰され、 第 2のクロック信号の振幅が第 2の減衰回路によって予め 定めるレベルに減衰される。 第 1の乗算回路は第 1のクロ ック信号と余弦波データの上位複数ビッ 卜とを乗算する第 3の乗算回路と、 振幅が予め定めるレベルに減衰された第 1のクロック信号と余弦波データの下位ビッ 卜とを乗算す る第 4の乗算回路とによって構成される。 第 2の乗算回路 は第 2のクロック信号と正弦波デー夕の上位複数ビッ 卜と を乗算する第 5の乗算回路と、 信号が予め定めるレベルに 減衰された第 2のクロック信号と正弦波データの下位複数 ビッ ト とも乗算する第 6の乗算回路とによつて構成される。
    [0027] 図面の簡単な説明
    [0028] 第 1図は従来のタイム 'ベース · コレクタの概略ブロッ ク図である。
    [0029] 第 2図は第 1図に示したタイム ' ベース · コレクタに用 いられる書込クロック発生回路のブロッ ク図である。
    [0030] 第 3図はこの発明の一実施例のプロック図である。
    [0031] 第 4図は第 3図に示した R O Mから読出された正弦波デ 一夕および余弦波データによる波形図である。
    [0032] 第 5図はこの発明の他の実施例のブロック図である。 第 6図は第 5図に示した基準クロック発生回路から出力 される各基準クロック信号の波形図である。
    [0033] 第 7図は第 5図に示したバン ドパスフィ ル夕の帯域特性 を示す図である。
    [0034] 第 8図は同じく位相特性を示す図である。
    [0035] 第 9図は第 5図に示した 2 ビッ ト化回路の一例を示す回 路図である。
    [0036] 第 1 0図は第 9図に示した 2 ビッ ト化回路の真理値表を 示す図である。
    [0037] 第 1 1図は第 5図に示したディ ジ夕ル乗算器の一例を示 す回路図である。
    [0038] 第 1 2図は第 1 1図に示したディ ジタル乗算器の真理値 表を示す図である。
    [0039] 第 1 3図はこの発明のさらに他の実施例を示すブロッ ク 図である。
    [0040] 第 1 4 A図， 第 1 4 B図， 第 1 5 A図および第 1 5 B図 は第 1 3図に示したクロック発生装置で発生されるクロッ ク信号のタイ ミ ング図である。
    [0041] 第 1 6図はこの発明のさらに他の実施例を示すプロック 図である。
    [0042] 第 1 7図はこの発明のさらに他の実施例を示すプロック 図である。
    [0043] 第 1 8図はこの発明のさ らに他の実施例を示すプロック 図である。
    [0044] 発明を実施するための最良の形態 第 3図はこの発明の一実施例のプロック図である。 まず、 第 3図を参照して、 構成について説明する。 水晶発振器 1 はたとえば 4. 0 5 H z (= f c ) の周波数を有する矩 形波の基準クロッ ク信号を発生する。 この基準クロッ ク信 号はバン ドパスフィ ルタ 2に与えられる。 バン ドパスフィ ル夕 2は矩形波の基準クロック信号を 4 , 0 5 MH zの正 弦波信号 S i n ( 2 7Γ f c t ) に変換する。 こ こで、 は 円周率であり、 t は時間である。 正弦波信号 s i n ( 2 π f c t ) は第 1の乗算器 3と 1 4周期遅延器 4と AZD 変換器 6とに与えられる。 1 4周期遅延器 4は入力され た正弦波信号 s i n ( 2 f c t ) を 1 /4周期だけ遅延 して余弦波信号 c o s ( 2 r f c t ) を第 2のクロック信 号として出力する。 この余弦波信号 c o s ( 2 ^ f c t ) は第 2の乗算器 5に与えられる。
    [0045] 端子 1 1を介して水平同期信号が AZD変換器 6に与え られる。 この水平同期信号はクロック信号の位相を水平同 期信号の位相に合わせるために入力される。 A/D変換器 6は時間軸の変動した水平同期信号が得られたときの正弦 波信号 s i n ( 2 ττ f c t ) の電圧をサンプリ ングし、 そ れをディ ジタル信号と して演算器 7に与える。 演算器 7に は初期位相設定器 8によつて初期位相 bが設定される。 演 算器 7は、 図示しないが正弦波データを記億するために R OMと余弦波データを記億するための R OMを内蔵してい る。 演算器 7は AZD変換器 6から入力されたディ ジタル 信号の絶対位相 a と初期位相設定器 8で設定された位相 b との位相差 （ a — b = c ) を演算し、 その位相差の正弦波 成分 s i n ( a — b ) と余弦波成分 c o s ( a — b ) を内 蔵している R OMから出力する。
    [0046] 演算器 7から出力された正弦波成分 s i n ( a - b ) は 第 1の乗算器 3に与えられ、 余弦波成分 c o s ( a — b ) は乗算器 5に与えられる。 乗算器 3は正弦波信号 s i n ( 2 ττ f c t ) と第 1の検出信号である正弦波成分 s i n ( a — b ) との乗算を行ない、 その乗算結果をアナログ信 号として出力する。 乗算器 5は第 2の基準信号である余弦 波信号 c o s ( 2 7Γ f c t ) と第 2の検出信号である余弦 波成分 c o s ( a - b ) との乗算を行ない、 その乗算結果 をアナログ信号で出力する。 乗算器 3, 5はたとえば 4象 限のマルチプライ ング機能を有する D/ A変換器が用いら れる。 乗算器 3 , 5から出力された乗算結果は加算器 9に よって加算され、 コ ンパレータ 1 2に与えられる。 コンパ レー夕 1 2は加算結果を 2値化して書込ク口ッ ク信号 W · C Kを出力する。 第 4図は第.3図に示した演算器に内蔵されている R 0 M から読出された正弦波データおよび余弦波データによる波 形図である。 第 4図から明らかなように、 正弦波成分 s i n ( a - b ) と余弦波成分 c o s ( a - b ) はそれぞれの 位相が直交位相関係にある。
    [0047] 次に、 第 3図および第 4図を参照して、 この発明の一実 施例のクロッ ク発生装置の具体的な動作について説明する c 水晶発振器 1から出力された矩形波の基準ク口ック信号は バン ドパスフィ ルタ 2によって 4. 0 5 M H zの正弦波信 号 s i n ( 2 7Γ f c t ) に変換され、 乗算器 3と 1 Z4周 期遅延器 4と AZD変換器 6に与えられる。 1 Z4周期遅 延器 4は正弦波信号 s i n ( 2 7Γ f c t ) を 1 4周期だ け遅延し、 第 2のクロック信号である余弦波信号 c 0 s ( 2 7Γ f c t ) を発生して乗算器 5に与える。 こ こで、 乗 算器 3, 5に入力された正弦波信号 s i n ( 2 f c t ) および余弦波信号 c o s ( 2 7Γ f c t ) の位相分解能はそ れぞれ乗算器 3 , 5のビッ ト構成に依存する。 たとえば、 乗算器 3, 5がそれぞれ 5 ビッ 卜で構成されているものと すると、 1 1. 2 5β (= 36 0 ' ÷ 3 2) の位相分解能 となる。 この位相分解能は、 システムのアナログ回路が有 する S ZNによつて形成される残留時間軸誤差またはシス テムの要求するタイム ♦ ベース ♦ コ レクタの範囲によって 選ばれる。
    [0048] AZD変換器 6は端子 1 1を介して時間軸の変動した水 平同期信号が与えられると、 正弦波信号 s i n { 2 π f c t ) の電圧をサンプリ ングし、 そのサンプリ ング結果をデ ィ ジタル信号と して出力する。 演算器 7はそのディ ジタル 信号を受け、 ディ ジタル信号の絶対位相 aを求め、 初期位 相設定器 8で予め設定された位相 b との位相差 （ a — b = c ) を演算する。 演算器 7はその位相差の正弦波成分 s i n ( a - b ) と余弦波成分 c o s ( a - b ) を内蔵してい る R OMから読出す。 すなわち、 演算器 7は位相 a , bを ア ドレスとして、 正弦波用の R OMと余弦波用の R OMを 同時にアクセスし、 位相差 （ a — b ) に対応した正弦波成 分と余弦波成分とを同時にディ ジタル信号として出力する。 演算器 7から出力された正弦波成分 s i n ( a - b ) は乗 算器 3に与えられ、 余弦波成分 c o s ( a - b ) は乗算器 5に与えられる。 乗算器 3 , 5はともに検出信号である入 力ディ ジタル信号をアナログ信号に変換する際、 基準信号 でその出力振幅が制御できるようになされたものが用いら れている。
    [0049] したがって、 乗算器 3は第 1の基準信号である正弦波信 号 s i n ( 2 ^ f c t ) と、 第 1 の検出信号である正弦波 成分 s i n ( a — b ) との乗算を行ない、 その乗算結果で ある s i n ( 2 f c t ) ' s i n ( a — b ) をアナログ 信号として出力する。 乗算器 5は第 2の基準信号である余 弦波信号 c o s ( 2 r f c t ) と、 第 2の検出信号である 余弦波成分 c o s ( a - b ) との乗算を行ない、 その乗算 結果である c o s ( 2 7Γ f c t ) * c o s ( a— b ) をァ ナログ信号と して出力する。
    [0050] 乗算器 3, 5から出力された乗算出力はアナログ加算器 9によって加算され、 以下の出力信号がコンパレ一タ 1 2 に与えられる。
    [0051] sin( 2 π· f c t ) · sin(c) + cos ( 2 π f c t · eos (c = cos (2 π f c t - c) … （ 1 )
    [0052] 但し、 c = ( a — b )
    [0053] この第 （ 1 ) 式から明らかなように、 第 1の基準信号は 9 0° 位相が異なる余弦波信号 c o s ( 2 ^ f c t ) に対し て cだけ位相が遅れた余弦波信号 c o s (2 f c t - c ) が出力される。 この余弦波信号 c o s ( 2 7Γ f c t - c ) はコ ンパレータ 1 2によって 2値化され、 書込クロック信 号 W · C Kと して出力される。 したがって、 この書込クロ ック信号 W · C Kは水平同期信号に位相が同期したクロッ クとなる。
    [0054] このように、 出力される余弦波信号 c o s ί 2 π ί c t 一 c ) には、 基準信号の 1 クロックに対する水平同期信号 の位相差に対応した位相 cが現われる。 つまり、 基準信号 である正弦波信号と入力信号である水平同期信号との位相 差 cだけ、 瞬時に正弦波信号と同一である余弦波信号 c o
    [0055] S ( 2 7Γ f c ΐ ) の位相が変化させられる。 しかも、 この 余弦波信号 c o s ( 2 f c t ) は、 時間軸変動を持つ水 平同期信号に位相ロッ ク している。 余弦波信号 c o s ( 2 π i c t はコ ンパレータ 1 2によって 2値信号に変換さ れているため、 安定した書込ク口ッ ク信号 W · C Kが得ら れる。
    [0056] なお、 上述の実施例では、 水平同期信号に対する書込ク 口ッ ク信号 W · C Kの初期位相を合わせることのみで再生 映像信号の時間軸補正を行なつているが、 これでも十分な タイム ·ベース · コレクタによる効果を得ることができる c これは、 コンポーネン ト記録の動画または静止画でも、 1 つの水平期間の中での時間軸変動が小さいからである。 但 し、 より正確なタイム ·ベース ' コレクタ効果が要求され る場合は、 水平同期信号終了位相誤差を第 1図に示したメ モリ 2 2に記憶させ、 この記憶誤差に基づいて、 ディ ジタ ル信号からアナログ信号に変換する D Z D変換器 2 3のサ ンプリ ングクロッ ク （読出クロッ ク信号 R · C K ) の位相 を水平周期の単位で位相変調すればよい。 そして、 読出ク ロッ ク信号 R · C Kの発生回路として、 上述の書込クロッ ク信号発生回路と同じ手段を使用すればよい。
    [0057] なお、 正弦波信号と余弦波信号とは、 位相が 1 4周期 ずれただけで全く等しい信号であるので、 第 3図に示した 実施例において正弦波と余弦波を交換しても全く 同じ効果 を得ることができる。
    [0058] さらに、 アナログ加算器 9によって加算処理することな く、 アナログ'减算器を用いて減算処理を行なうようにして もよい。 第 5図はこの発明の他の実施例のブロック図であり、 第 6図は、 第 5図に示した基準クロック発生回路から発生さ れる基準クロック信号のタイ ミ ング図である。 この第 5図 に示した実施例は、 基準クロック信号として、 それぞれの 位相が 0 , π / 2, 2 π / 2, 3 ττ Ζ 2だけずれた信号を 用いるとともにディ ジタル乗算器 3 a， 5 aを用いるよう にしたものであって、 以下の点を除いて前述の第 3図に示 した実施例と同じである。
    [0059] 基準ク口ック発生回路 1 0は水晶発振器 1 a と 4 ビッ ト シフ ト レジスタ 5 1 とを含む。 水晶発振器 1 aは 4. 0 5 MH zの 4倍の周波数の正弦機信号 s i n ( 2 f c t ) に対応するクロック信号 4 C Kを発生する。 このクロック 信号 4 C Kは 4 ビッ トシフ ト レジス夕 5 1に与えられて 1 Ζ4分周され、 第 6図に示すように、 それぞれが周波数 4. 0 5 Μ Η ζであって、 互いに 7Γ Ζ 2ずつ順次位相のずれた 矩形波の基準クロック信号 C Ko 〜 C K 3 が出力される。 この基準クロック信号 C Ko 〜 C K 3 はデイ ジ夕ル乗算器 3 a と 2 ビッ ト化回路 5 2とレジスタ 5 5とに与えられる。
    [0060] レジスタ 5 5は基準クロック信号 C KQ 〜 C K 3 をそれ ぞれ 1 クロック分だけ遅延する。 この遅延量は位相的には Z 2に相当し、 基準クロック信号 C Ko 〜 C K 3 をレジ ス夕 5 5に与えることによって、 レジスタ 5 5から余弦波 信号 c o s 27Γ f c t に対応する第 2のクロック信号 C K c が出力され、 ディ ジタル乗算器 5 bに与えられる。 基準 クロック信号 C KQ 〜 C K 3 のうち 3つの基準クロック信 号 C K , 〜 C K 3 は 2 ビッ ト化回路 5 2によって 2 ビッ ト に変換され、 A変換器 5 3に与えられる。 DZA変換 器 5 3はクロック信号 4 C Kに応答して、 2 ビッ ト化され た基準クロック信号 C K， 〜 C K 3 をアナログ信号に変換 する。 このアナ口グ信号はバン ドパスフィ ルタ 54に与え られ、 基本波成分のみが抽出されて AZD変換器 6に与え られる o
    [0061] 演算器 7は位相換算器 7 1 と R OM 7 2, 7 3を含む。 位相換算器 7 1は前述の第 3図の実施例の説明と同様にし て、 AZD変換器 6の出力の絶対位相 a と初期位相設定器 8で設定された位相 b との位相差 a — b = cを演算する。 R OM 7 2は余弦波成分のデータ c o s ( a — b ) を予め 記憶し、 R 0 M 7 3は正弦波成分のデータ s i n C a - b ) を予め記憶している。 位相換算器 7 1 によって位相差が演 算されると、 R 0 M 7 2はその位相差を有する余弦波デー 夕 c o s ( a — b ) をデイ ジ夕ル乗算器 5 aに与えて、 R 0 M 7 3からその位相差の正弦波データ s i n ( a — b ) をディ ジタル乗算器 3 aに与える。
    [0062] ディ ジタル乗算器 3 aは基準となる正弦波ク口ック信号 C Ko 〜 C Κ 3 と正弦波データ s i n ( a — b ) とを乗算 し、 ディ ジ夕ル乗算器 5 aは余弦波の第 2のクロッ ク信号 C Kc と余弦波データ c o s ( a - b ) とを乗算する。 デ ィ ジタル乗算器 3 aの乗算結果はク口ック信号 4 C Kに応 じてレジスタ 5 6に記億され、 ディ ジタル乗算器 5 aの乗 算锆果はク口ック信号 4 C Kに応じてレジスタ 5 7に記憶 される。 レジスタ 5 6 , 5 7のそれぞれに記憶された乗算 結果はディ ジタル加算器 9 aによって加算され、 その加算 結果は D Z A変換器 5 8によってクロック信号 4 C Kに応 答してアナ口グ信号に変換される。 このアナ口グ信号はバ ン ドパスフィ ルタ 5 9に与えられ、 基本波成分のみが抽出 され、 コ ンパレータ 1 2によって 2値化され、 書込クロッ ク信号 W · C Kとして出力される。
    [0063] 第 7図は第 5図に示したバン ドバスフィ ル夕の帯域特性 を示す図であり、 第 8図は同じく位相特性を示す図である ( 第 5図に示したバン ドパスフィ ルタ 5 9は、 キャ リア周 波数 ί 0 を中心にして、 ± 4 ί 0 のところで減衰量が 1 / ( 2 η - 1 ) 以上であって、 ± 1 Ζ 2 f 0 の範囲の周波数 成分が十分に通過できるような帯域特性に選ばれるのが望 ま しい。 さらに、 キャ リ ア周波数 f 0 を中心にして、 ± 1 / 2 f 0 の周波数範囲で位相遅れ特性が周波数に対して、 第 8図に示すように線形特性を保つようにバン ドバスフィ ル夕 5 9の位相特性が選ばれるのが望ま しい。
    [0064] 第 9図は第 5図に示した 2 ビッ ト化回路の一例を示す回 路図であり、 第 1 0図は第 9図に示した 2 ビッ ト化回路の 真理値表を示す図である。
    [0065] 次に、 第 9図および第 1 0図を参照して 2 ビッ ト化回路 5 2について説明する。 2 ビッ ト化回路 5 2は O R回路 5 21と 522を含み、 OR回路 521には基準クロック信 号 C K2 と C K 3 とが与えられ、 OR回路 522には基準 クロック信号 と C K3 とが与えられる。 したがって、 0 R回路 521から M S Bビッ 卜が出力され、 他方の 0 R 回路 522から L S Bビッ 卜が出力される。 この 2ビッ ト 化回路 52の真理値表は第 1 0図に示すようになる。
    [0066] 第 1 0図においては、 各状態 （0， 1 , 0， 一 1 ) との 関係を示しており、 この 2ビッ トの出力が前述の Dノ A変 換器 53に与えられてアナ口グ信号に変換される。
    [0067] 第 1 1図は第 5図に示したディ ジタル乗算器の一例を示 す回路図であり、 第 1 2図は第 1 1図に示したディ ジ夕ル 乗算器の真理値表を示す図である。
    [0068] 次に、 第 1 1図および第 1 2図を参照して、 ディ ジタル 乗算器 3 aについて説明する。 ディ ジタル乗算器 3 aは 1 〇 ビッ ト分の 3入力 N A N D回路 30 1と E XO R回路 3 ◦ 2とを含む。 N A N D回路 30 1の 1つの入力端には正 弦波成分 （a— b) を構成するビッ ト D 0〜D 9のそれぞ れが与えられるとともに、 基準クロック信号 C KG , C K 2 が NAND回路 30 1の他の入力端に与えられる。 NA N D回路 30 1の出力信号はそれぞれ対応の E X 0 R回路 302の一方入力端に与えられ、 最上位ビッ 卜の E X 0 R 回路 302を除く他の E X 0 R回路 302には基準ク口ッ ク信号 C K 3 が共通的に与えられる。 最上位ビッ ト D9 は 符号ビッ トであるため、 これに対応した E X 0 R回路 3〇 2には基準クロック信号 C K 1 を反転したクロック信号が 与えられる。
    [0069] このように構成されたディ ジ夕ル乗算器 3 aにおける真 理値表は第 12 A図および第 1 2 B図に示すようになる。 第 1 2A図はビッ ト D Oから D 8までの入出力関係を示し、 その上段はビッ ト D 0から D 8までが " L " レベルのとき のものであり、 下段は レベルのときのものである。 状態 0では、 レベル （このレベルを 0とする） が出 力されて、 状態 1では入力はそのまま出力され、 状態一 1 では反転して出力される。
    [0070] 第 1 2 B図は同様にして、 ビッ ト D 9についての真理値 表であって、 レベルがマイ ナス （一） を表わし、 レベルがプラス （+ ) を表わすものとする。 そして、 アナログ正弦波信号を考えたとき、 その零点を "0 (- 1 000000000) " とし、 最小値を "一 51 2 (= 0 000000000) " とし、 最大値を "+ 51 1 (= 1 1 1 1 1 1 1 1 1 1 ) " と したときには状態 0のときの ビ ッ ト D 9の乗算出力は 0であるので、 （00000000 00 ) ではなく、 （ 1 000000000 ) としなければ ならない。 このために、 第 1 1図に示した乗算器はそのよ うになるように論理構成がなされている。
    [0071] また、 第 1 2 B図から明らかなように、 状態 1のときに は、 符号ビッ ト D 9がそのまま出力され、 状態一 1のとき には反転出力される。 第 5図に示したディ ジタル乗算器 5 a も第 1 1図と同様に構成されているので、 その説明は省 略する。
    [0072] 次に、 第 5図に示した実施例の具体的な動作について説 明する。 水晶発振器 1 aは 4. 05MH zの 4倍の周波数 のク ロッ ク信号 4 C Kを発生する。 4ビッ ト シフ ト レジス 夕 51は第 6図に示すように、 クロッ ク信号 4 C Kを分周 し、 それぞれの位相が異なる基準クロッ ク信号 C Ko 〜C K 3 を出力する。 2ビッ ト化回路 52は基準クロッ ク信号 C Κ , 〜C K3 を 2ビッ ト化し、 第 1 0図に示すような M S Bビッ 卜と L S Bビッ トを D/A変換器 53に与える。 D Z A変換器 53はその 2ビッ トのディ ジタル信号をアナ 口グ信号に変換し、 ノくン ドパスフィ ルタ 54によってその 基本波のみが抽出されてアナ口グの正弦波信号が A ZD変 換器 6に与えられる。 AZD変換器 6は前述の第 3図に示 した実施例と同様にして、 時間軸の変動した水平同期信号 が与えられたときのアナログ正弦波信号 s i n ( 27Γ f c t ) の電圧をサンプリ ングし、 ディ ジタル信号として演算 器 7に与える。 演算器 7は、 位相比較器 71がディ ジタル 信号の絶対位相 aに対する初期位相 bとの位相差を算出し、 それをア ドレス信号と して R 0 M 72 , 73から位相差 a - b = cに対応した正弦波成分 s i n (a— b) と余弦波 成分 c o s (a— b) を出力する。 ディ ジタル乗算器 3 a は 4つの基準クロック信号 C Ko - C K 3 と正弦波成分 s i n ( a - b ) を乗算し、 ディ ジタル乗算器 5 aは余弦の クロック信号. C KK と余弦波成分 c o s ( a - b ) とを乗 算する。 その結果、 ディ ジタル乗算器 3 aからは乗算結果 s i n ( 2 f c t ) · s i n ( a — b ) が出力されてレ ジスタ 5 6に記憶され、 ディ ジタル乗算器 5 aから乗算結 果として一 c o s { 2 π ί c t ) ' c o s ( a — b ) が出 力されてレジスタ 5 7に記億される。 レジスタ 5 6 , 5 7 に記億された乗算結果はディ ジタル加算器 9 aによって減 算処理される。 すなわち、 ディ ジタル加算器 9 aは次の第 ( 2 ) 式に示す減算結果を出力する。
    [0073] sin( 2 f c t ) ♦ sin(c) + cos ( 2 ττ f c t ) · cos (c) = cos(2 π· f c t - c) '·· ( 2 )
    [0074] 但し、 c = a — b
    [0075] この第 （ 2 ) 式から明らかなように、 余弦波信号 c o s ( 2 f c ΐ ) に対して、 cだけ位相が遅れた余弦波信号 C O S ( 2 f c t — c ) が出力される。 この余弦波信号 c o s ( 2 ^ f c ΐ - c ) は DZA変換器 58によってァ ナログ信号に変換され、 バン ドパスフィ ルタ 5 9によって 基本波が抽出され、 コンパレータ 1 2によって 2値化され て書込クロック信号 W * C Kが出力される。
    [0076] 第 1 3図はこの発明のさらに他の実施例を示すプロック 図である。 この第 1 3図に示した実施例は、 外部から与え られる設定信号によって希望する単一周波数の出カク口ッ ク信号が得られるように構成したものである。 但し、 出力 クロック信号の周波数範囲は、 所定の周波数 の範囲内 である。
    [0077] 第 1 3図を参照して、 クロック発生装置は積分回路 60 と位相変調回路 6 1とからなる。 積分回路 60の端子 62 には外部から設定信号が与えられる。 この設定信号は 8ビ ッ 卜のディ ジタル信号であって、 そのディ ジ夕ル値によつ て出力クロック信号の周波数が定められる。 その設定信号 は加算器 64に与えられる。 加算器 64は 1クロック前の 設定値と今回の設定値とを加算する。 この加算器 64は 2 n ビッ ト （nは整数） 構成の加算器であって、 この実施例 では n = 5と している。 そのため、 8ビッ 卜の設定信号は 加算器 64の下位 8ビッ トに入力され、 残り 2ビッ トは 0 入力となされる。 この加算出力は再びレジスタ 65に入力 される。 このようにして、 1 クロッ ク前の設定信号を順次 加算する ことによって、 レジスタ 65からは積分されたデ イ ジタル設定信号が得られる。
    [0078] 水晶発振器 1 bはたとえば 2. 5MH zの周波数の基準 クロック信号を発生するものであり、 この基準クロック信 号 C Kはバン ドパスフィ ルタ 2を介して積分回路 60の端 子 63に与えられるとともに、 位相変調回路 61に与えら れる。 位相変調回路 61は乗算器 3 , 5と 1 4周期遅延 器 4と加算器 9と R 0 M 72 , 73とバン ドパスフィ ルタ 59とコ ンパレータ 1 2とを含む。 このうち、 乗算器 3, 5と 1 4周期遅延器 4と加算器 9とコ ンパレータ 1 2は 第 3図に示した実施例と同じであり、 R OM72, 73と バン ドパスフィ ルタ 5 9は第 5図に示した実施例と同じも のが用いられる。
    [0079] 積分されたディ ジタル設定信号は R OM 7 2と 7 3とに 与えられ、 R OM 7 2から積分されたディ ジタル設定信号 のビッ トデータの内容に対応した振幅値の余弦設定信号 c o s ( c ) が出力されて乗算器 3に与えられ、 R OM 7 3 からは同様の振幅値を有する正弦ディ ジタル設定信号 s i n ( c ) が読出されて乗算器 5に与えられる。 乗算器 3に は正弦波の基準クロック信号 s i n ( 2 ^ f c t ) が与え られ、 乗算器 5には正弦波の基準クロッ ク信号 s i n ( 2 ττ f c t ) を 1 Z 4周期遅延回路 4によって反転した余弦 のクロック信号 C O S ( 2 7Γ f c t ) が与えられる。 乗算 器 3は正弦波信号 s i n (2 r f c t ) と R OM 7 2から 読出された余弦ディ ジタル設定信号 c o s ( c ) とを乗算 し、 乗算器 5は余弦波信号 c O S ( 2 7Γ f c ΐ ) と正弦デ ィ ジタル設定信号 s i n ( c ) とを乗算する。 乗算器 3, 5は乗算結果をアナログ信号として出力し、 加算器 9に与 える。 加算器 9はアナログ加算器であって、 乗算器 3, 5 の乗算結果を加算し、 バン ドパスフィ ルタ 5 9に与える。 バン ドパスフィ ルタ 5 9は加算出力のうちの基本波成分の みを抽出し、 コ ンパレータ 1 2に与える。 コ ンパレータ 1 2は基本波成分のアナログ値を 2値化して端子 4 0から出 力する。
    [0080] 第 14 A図， 第 14 B図， 第 1 5 A図および第 1 5 B図 は第 1 3図に示したクロック発生装置で発生されるクロッ ク信号のタイ ミ ング図である。
    [0081] 次に、 第 1 3図， 第 14 A図， 第 14 B図， 第 1 5 A図 および第 1 5 B図を参照して、 この実施例のクロッ ク発生 装置の動作について説明する。 水晶発振器 1 b , バン ドパ スフィ ル夕 2および 1ノ4周期遅延器 4は前述の第 3図と 同じであるため、 説明を省略する。 積分回路 6 0の端子 6 2に設定信号が与えられると、 加算器 64はレジスタ 6 5 に記憶されている 1 クロッ ク前の設定値と今回設定された 設定値とを加算し、 レジス夕 6 5に記憶させる。 そして、 レジス夕 6 5から位相変調器 6 1 に積分されたディ ジタル 設定信号が与えられる。
    [0082] R 0 M 7 2は積分されたディ ジ夕ル設定信号のビッ トデ 一夕の内容に対応した振幅値の余弦ディ ジタル設定信号 c o s ( c ) を読出して乗算器 3に与える。 同様にして、 R 0 M 7 3は入力ディ ジタル設定信号のビッ トデータの内容 に対応した振幅値の正弦波ディ ジタル設定信号 s i n ( c ) を読出して乗算器 5に与える。 乗算器 3は基準クロック信 号 s i n ( 2 ;r f c t ) と余弦波ディ ジ夕ル設定信号 c o s ( c ) とを乗算し、 乗算結果. s i n ( 2 ^ f c t ) - c o s ( c ) をアナ口グ加算器 9に与える。 また、 乗算器 5 は余弦のクロック信号 c o s ( 2 r f c t ) と正弦ディ ジ タル設定信号 s i n ( c ) とを乗算し、 乗算結果 c 0 s ( 2 π f c ± » s i n ( c ) をアナログ加算器 9に与える。 アナログ加算器 9は 2つの乗算結果を加算し、 以下の第
    [0083] ( 3 ) 式に示す出力をバン ドパスフィ ルタ 5 9に与える。 sin( 2 f c t ) · eos(c) + cos(2 π f c t ) ♦ sin ) = sin(2 π f c t +c) ··· ( 3 )
    [0084] すなわち、 加算器 9は正弦基準信号 s i n ( 2 ^ f c t ) に対して、 cだけ位相が進んだ正弦基準信号 s i n ( 2 f c t + c ) を出力してバン ドパスフィ ルタ 5 9に与える。 バン ドパスフィ ルタ 5 9は正弦波基準信号 s i n i 2 π f c t + c ) を帯域制限し、 コ ンパレータ 1 2に与える。 コ ンパレータ 1 2は正弦波基準信号 s i n ( 2 f c t + c ) を 2値化して設定信号に対応した周波数を有する出カク口 ック信号を端子 4 0から出力する。
    [0085] 上述のごとく、 出力端子 4 0に得られた出力クロッ ク信 号は、 基準信号の 1サイクルごとに、 その基準信号に対し て入力設定信号に応じた位相を高速に （ 2 Z i c の時間） 変化させることができるので、 これによつて基準信号が位 相変調されたことになる。 これは、 結果として出力される 出力クロック信号の周波数そのものが入力設定信号によつ て制御されることになる。
    [0086] なお、 乗算器 3 , 5がそれぞれ 1 0 ビッ トで構成されて いるものとすると、 位相分解能は 0. 3 5 ' (= 3 6 0。
    [0087] + 1 0 2 3 ) となる。 単位時間 t あたりの最小位相変化 d c と周波数変化 d ί との関係は次の第 （4 ) 式で表わされ る d f = C 1 / 2 ) ( d c Z d t ) - (4 )
    [0088] したがって、 単位時間あたりの最小位相変化 d c と最大周 波数変位 Δ f の関係は次式で表わされる。
    [0089] 厶 f = d f ( 28 - 1 ) … （ 5 )
    [0090] 位相 C は毎周期ごとの正負の極性も選択可能であることを 考慮すると、 発振可能な周波数 f は次式で表わされる。
    [0091] f c 土 Δ f … （ 6 )
    [0092] つまり、 水晶発振器 1 bからの基準周波数 f c を中心周波 数と して土 Δ f の範囲内の周波数を出力することができる, したがって、
    [0093] d c = 6. 14 X 1 0" 3 r a d - ( 7 )
    [0094] d t = 4 0 0 n s e c ( = 1 / f c = 2. 5 M H z )
    [0095] … (8) であるときには、
    [0096] Δ f = 0. 6 2 3 Μ Η ζ - ( 9 )
    [0097] d f = 244 3 H z "' ( 1 0 )
    [0098] となり、 d f 間隔で前述の第 （ 6 ) 式の範囲内の周波数が 得られる。 d f の値は乗算器 3, 5の分解能によって決ま る。
    [0099] 以上のことを総合すると、 第 14 A図および第 14 B図 に示すように、 クロ ッ ク信号は基準信号の周波数 f cを中 心として、 土厶 f の範囲内の周波数となる。 基準信号の周 波数 f cを基準にして、 d f 間隔で a , b , c， d…のよ うに単一の周波数を出力することができる。 d f の間隔は 乗算器 3， 5の取扱う ことのできるビッ ト数によって定ま り、 ビッ ト数が少ないときには d の間隔が広く、 ビッ ト 数が大きいときには d f の間隔が狭く なる。
    [0100] どの周波数の出力クロッ ク信号を出力するかは、 位相 c の値と極性、 つまり入力設定信号のビッ トデータの内容に よって選択すればよい。 ビッ トデータが小さいときには、 基準信号に近い周波数のク口ック信号が選択され、 ビッ ト データが大きいときには、 基準信号より離れた周波数のク 口ック信号が選択される。 上述の 8ビッ 卜の設定信号のビ ッ トデータがすべて " 0 " であるときには、 c = 0である ために、 基準信号そのものが出力される。 ビッ トデータが 小さいときに出力される出力クロック信号の一例を第 1 4 A図， 第 1 4 B図， 第 1 5 A図および第 1 5 B図に実線で 示す。
    [0101] また、 第 1 4 A図および第 1 5 A図に示すように、 位相 cの極性が正のときには、 出力クロック信号としては基準 信号より高い周波数のものが出力され、 負のときには、 第 1 4 B図および第 1 5 B図に示すように、 基準信号より も 低い周波数のものが出力される。 位相 cの極性を正か負に 変更するには、 たとえば乗算器 3 , 5の入力する正弦波お よび余弦波のディ ジタル設定信号 s i n ( c ) , c o s ( c ) を逆転させればよい。
    [0102] なお、 上述の式より明らかなように、 入力設定信号の入 力電圧と、 基準信号の出力周波数とは完全に直線関係とな る。 すなわち線形特性となる。 また、 設定可能な周波数範 囲 c ± A f は次式で示される。
    [0103] f c ( 1 - 1 / 2 ) く f c 士厶 f く f c ( 1 + 1 Z 2)
    [0104] … ( 1 1 ) したがって、 選ばれる中心周波数 f Cにより、 広範囲な 周波数の出力クロック信号を発生できる。
    [0105] 上述のごとく、 この実施例では、 水晶発振器 1 bで発生 されたクロック信号 C Kをディ ジタル的処理により、 その 周波数を変化させるようにしているので、 周波数の変動は 温度特性のみに依存する。 したがって、 温度特性の良いク 口ック発生装置を実現することができる。
    [0106] 第 1 6図はこの発明のさらに他の実施例を示すブロック 図である。 この第 1 6図に示した実施例は、 前述の第 1 3 図に示した実施例の乗算器 3 , 5に代えて、 安価な 5 ビッ 卜の乗算器 3 b , 3 c , 5 bおよび 5 cを用いたものであ る。 正弦波の基準クロッ ク信号 s i n ( 2 f c t ) は乗 算器 3 bに与えられるとともに、 減衰器 6 7に与えられ、 入力レベルが 1 / ( 2 n - 1 ) に減衰され、 乗算器 3 bに 与えられる。 R 0 M 7 2から出力される余弦ディ ジタル設 定信号 c o s ( c ) のうち上位 5 ビッ トが乗算器 3 bに与 えられ、 下位 5 ビッ トが乗算器 3 eに与えられる。 さらに, 1 Z 4周期遅延器 4によって遅延された余弦のクロック信 号 c o s ( 2 f c t ) は減衰器 68に与えられ、 その入 カレベルが 1ノ ( 2 n - 1 ) に減衰されて乗算器 5 cに与 えられる。 R 0 M 7 3から読出された正弦ディ ジタル設定 信号 s i n ( c ) のうち上位 5 ビッ トが乗算器 5 bに与え られ、 下位 5 ビッ トが乗算器 5 cに与えられる。
    [0107] 乗算器 3 bは基準クロッ ク信号 s i n ( 2 7T f c t ) と 余弦ディ ジタル設定信号 c o s ( c ) の上位 5 ビッ 卜とを 乗算し、 乗算出力を加算器 9 bに与える。 乗算器 3 cは減 衰された基準クロック信号と余弦ディ ジタル設定信号 c o s ( c ) の下位 5 ビッ トを乗算し、 その乗算結果を加算器 9 0に与える。 同様にして、 乗算器 5 bは余弦クロック信 号 c o s ( 2 7r f c t ) と R O M 7 3から読出された正弦 ディ ジ夕ル設定信号 s i n ( c ) の上位 5 ビッ トとを乗算 し、 その乗算結果を加算器 9 bに与える。 乗算器 5 cは減 衰された余弦クロッ ク信号 C O S ( 2 7Γ f c t ) と正弦デ ィ ジタル設定信号 s i n ( c ) の下位 5 ビッ トとを乗算し、 その乗算結果を加算器 9 bに与える。 加算器 9 bは入力さ れたその乗算結果を加算し、 出力クロック信号 s i n ( 2 π i c t + c ) をバン ドノ、。スフイ ノレ夕 5 9を通過させ、 コ ンパレータ 1 2に与える。
    [0108] ところで、 第 1 6図に示した実施例において、 基準ク口 ック信号の最大振幅を n ビッ ト、 つまり 5 ビッ トで分解し た場合、 1 ビッ トあたりの大きさは基準クロック信号の最 大振幅の 1 ( 25 — 1 ) になる。 したがって、 減衰器 6 7と乗算器 3 c とで乗算器 3 bの最小分解振幅をさらに 5 ビッ 卜で分解したことになる。 その結果、 1対の乗算器 3 b , 3 c と減衰器 6 7とによって、 2 n ビッ トの乗算器と して機能することになる。 このように、 乗算器 3 b， 3 c , 5 bおよび 5 c として 5 ビッ ト構成のものを使用したこと によって、 コス トを低減できる。
    [0109] なお、 たとえば正弦波信号と余弦波信号は位相が 1 /4 周期ずれただけで全く等しい信号であるので、 上述の実施 例においても正弦波信号と余弦波信号とを交換しても全く 同じ効果を得ることができる。 また、 乗算器 3 b , 3 c , 5 bおよび 5 cにおいて、 正弦波同士あるいは余弦波同士 を乗算するようにしてもよい。 さらに、 アナログ加算器 9 bにおいては、 加算処理ではなく減算処理を行なつてもよ い o
    [0110] 第 1 7図はこの発明のさらに他の実施例を示すブロッ ク 図である。 この実施例は、 前述の第 5図に示した実施例と 同様にして、 4つの基準クロッ ク信号 C Ko 〜 C K 3 を用 いるようにしたものであり、 積分回路 6 0および R 0M 7 2 , 7 3は前述の第 1 6図と同様にして構成される。 4つ の基準クロック信号 C Ko 〜 C K 3 を発生させるために、 水晶発振器 l bは 2. 5 MH z X 4 = 1 0. O MH zの周 波数のクロッ ク信号 4 C Kを発生する。 このクロッ ク信号 4 C Kは 4 ビッ トのシフ ト レジスタ 5 1 に与えられ、 前述 の第 6図に示したように、 πゾ 2ずつ順次位相がずれた基 準クロック信号 C KC 〜 C K 3 が出力される。 こ こで、 基 準の位相を持つ基準ク口ッ ク信号が C Ko であるとすれば、 これより 3τ Ζ 2， 2 π / , 3 ττノ 2だけずれた 4つの基 準クロック信号 C Ko 〜 C K 3 を使用することによって、 状態 1—状態 0→状態一 1—状態 0の順番に繰返し変化す る信号に対応させることができる。 このような繰返し変化 する信号とは、 ディ ジタルの基準ク口ック信号をアナログ 化したときの基準信号のことであり、 各状態は基準クロッ ク信号 C Kと同一の周波数の正弦波信号 s i n ( 2 r f c t ) の 0， π / 2、 2 7Τ / 2 , 3 ττ Ζ 2の位相である振幅 値に対応ざせることが可能である。 したがって、 4つの基 準クロック信号 C Kc 〜 C K 3 で 1つの正弦波信号 s i n
    [0111] ( 2 ττ f c t ) を表現することができ、 そのときの振幅値 は、 それぞれ 0 , 1 , 0, — 1 となる。
    [0112] 4つの基準クロッ ク信号 C Ko 〜 C K 3 はレジス夕から なる 1 クロック遅延器 5 5に与えられ、 それぞれが 1 クロ ック分遅延される。 この遲延量は位相的には； Γ 2に相当 するので、 この 1 クロック遅延器 5 5を通すことによって、 余弦の基準クロック信号 C Kc {=— c o s ( 2 7Γ f c t ) } が出力される。 正弦波の基準ク口ック信号 s i n ( 2 7Γ f c t ) と R O M 7 2から出力された余弦ディ ジ夕ル設定 信号 c o s ( c ) はディ ジタル乗算器 3 aに与えられ、 余 弦のクロック信号一 c o s ( 2 7r f c t ) と R OM 7 3力、 ら読出された正弦ディ ジタル設定信号 s i n ( c ) はディ ジタル乗算器 5 aに与えられる。 以下の動作は、 第 5図と 同じであるため説明を省略する。 第 1 8図はこの発明のさらに他の実施例を示すプロック 図である。 この実施例は、 第 1 7図に示した実施例のディ ジタル乗算器 3 a , 5 aに代えて、 前述の第 1 6図に示し た実施例と同様にして、 安価な 5 ビッ 卜のディ ジタル乗算 器 3 b， 3 c , 5 bおよび 5 cを用いたものである。 正弦 波の基準クロック信号 s i n ( 2 π ί c t ) は減算器 6 7 によってその入力レベルが 1 Z ( 2 " 一 1 ) に減衰されて ディ ジタル乗算器 3 cに与えられる。 このディ ジタル乗算 器 3 cには R O M 7 2から読出された余弦ディ ジタル設定 信号 c o s ( c ) のうちの下位 5 ビッ トが与えられ、 上位 5 ビッ 卜がディ ジタル乗算器 3 bに与えられる。 1 クロッ ク遅延器 5 5によって 1 クロック遲延された余弦のク口ヅ ク信号— c o s ( 2 f c t ) は減衰器 6 8によってその 入力レベルが 1 Z ( 2 n — 1 ) に減衰され、 ディ ジタル乗 算器 5 cに与えられる。 R 0 M 7 3から読出された正弦デ ィ ジタル設定信号 s i n ( c ) の下位 5 ビッ トはディ ジ夕 ル乗算器 5 c に与えられ、 上位 5 ビッ トはディ ジタル乗算 器 5 bに与えられる。 各ディ ジタル乗算器 3 b， 3 c , 5 b , 5 cの乗算結果はレジスタ 5 6 a , 5 6 b , 5 7 aお よび 5 7 bに記憶され、 加算器 9 bによって加算される。 それ以外の動作は第 1 7図に示した実施例と同じである。
    [0113] なお、 上述の実施例においても、 R O M 7 2と 7 3を使 用して正弦および余弦のディ ジ夕ル設定信号を得るように したが、 正弦信号と余弦信号とは直交位相関係にあるので、 そのいずれか一方の R 0 Mのみを使用しても、 正弦および 余弦のディ ジタル設定信号を生成することができる。
    [0114] また、 正弦波信号と余弦波信号は位相が 1 4周期ずれ ただけで全く等しい信号であるので、 上述の各実施例にお いて正弦波信号と余弦波信号を交換しても全く同じ結果を 得ることができる。
    [0115] さらに、 ディ ジタル乗算器 3 b , 3 c , 5 bおよび 5 c においても、 正弦波同士あるいは余弦波同士を乗算するよ うにしてもよい。 さらに、 加算器 9 bは減算処理でなく加 算処理を行なうようにしてもよい。
    [0116] 産業上の利用分野
    [0117] この発明のクロック発生装置は、 光ディ スクゃビデオテ ープレコーダなどから再生された映像信号の時間軸変動を 除去するためのタイム · ベース · コ レクタなどに用いられ、 映像信号の時間軸変動に一致した書込ク口ック信号を発生 するようなクロック発生装置に適用できる。
    权利要求:
    Claims請求の範囲
    1. 入力信号の位相を基準ク口ック信号の位相に同期さ せて出力クロック信号を発生するクロ 'ソ ク発生装置であつ て、
    前記基準クロック信号を第 1のクロック信号と して発生 する第 1のクロック信号発生手段 （ 1 ) 、
    前記第 1のクロッ ク信号発生手段から発生された第 1の クロック信号に応じて、 該第 1のクロッ ク信号の位相に対 してその位相が直交する第 2のクロック信号を発生する第 2のクロッ ク信号発生手段 （4) 、
    前記入力信号と前記第 1のクロック信号との位相差を検 出し、 それぞれが該位相差を有しかつ位相が直交する第 1 および第 2の検出信号を出力する位相差検出手段 （6， 7) 、 および
    前記第 1のクロッ ク信号発生手段から発生された第 1の クロッ ク信号と、 前記第 2のク口ッ ク信号から発生された 第 2のクロック信号と、 前記位相差検出手段から出力され た第 1および第 2の検出信号とに応答して、 前記入力信号 の位相に同期した出力クロック信号を発生する出カク口ッ ク信号発生手段 （3, 5 , 9, 1 2) を含む。
    2. 請求の範囲第 1項に記載のクロック信号発生装置で あって、
    前記位相差検出手段 （6, 7) は、
    前記入力信号を前記第 1のクロ ッ ク信号によってサン プリ ングするサンプリ ング手段 （ 6 ) 、
    前記サンプリ ングされた入力信号の絶対位相を求め、 予め定められた位相との位相差を演算する演算手段 （ 7 1 ) 、 および
    予め正弦波データと余弦波データとを記億し、 前記演 算手段によつて前記位相差が演算されたことに応じて、 該 位相差を有する正弦波信号を前記第 1の検出信号と して出 力するとともに、 該位相差を有する余弦波信号を第 2の検 出信号として出力する記憶手段 （7 2 , 7 3 ) を含む。
    3 , 請求項第 2項に記載のクロック信号発生装置であつ て、 さらに
    前記予め定められた位相を前記演算手段に設定するため の位相設定手段 （8 ) を含む。
    4 . 請求の範囲第 1項に記載のクロッ ク信号発生装置で あって、
    前記第 2のクロッ ク信号発生手段は、 前記第 1のクロッ ク信号の位相を所定の周期だけ遅延させて、 前記第 2のク ロック信号を出力する遅延手段 （4 ) を含む。
    5 . 請求の範囲第 1項に記載のクロック信号発生装置で あって、
    前記出力クロック信号発生手段は、
    前記第 1のクロック信号と前記第 1の検出信号とを乗 算する第 1の乗算手段 （ 3 ) 、
    前記第 2のク口ック信号と前記第 2の検出信号とを乗 算する第 2の乗算手段 （ 5) 、 および
    前記第 1および第 2の乗算手段のそれぞれの出力を加 算して前記出力クロック信号を出力する加算手段 （ 9 ) を 含む。
    5 6. 請求の範囲第 1項に記載のクロッ ク信号発生装置で あって、
    前記第 1のクロッ ク信号発生手段は、
    前記第 1のクロック信号の周波数の n倍の周波数を有 するクロッ ク信号を発生するクロッ ク信号発生手段 （ l a )
    !0 、 および
    前記クロッ ク信号発生手段から発生されたクロッ ク信 号を 1 / nの分周比で分周し、 それぞれの位相が異なる複 数のクロッ ク信号を複数の第 1のクロッ ク信号として出力 する分周手段 （ 5 1 ) を含み、
    15 前記第 2のクロック信号発生手段は、 前記分周手段から 出力されたそれぞれの位相が異なる複数の第 1のクロック 信号をそれぞれ 1 クロック分遅延させて複数の第 2のク口 ッ ク信号と して出力する遅延手段 （ 5 5 ) を含む。
    7. 請求の範囲第 6項に記載のク口ック発生装置であつ
    20 τ 前記出力クロック信号発生手段は、
    前記分周手段から出力されたそれぞれの位相が異なる 複数の第 1のクロック信号と、 前記第 1の検出信号とを乗 算する第 1の乗算手段 （ 3 a ) 、 前記遅延手段から出力されたそれぞれの位相が異なる 複数の第 2のク口ッ ク信号と前記第 2の検出信号とを乗算 する第 2の乗算手段 （ 5 a ) 、 および
    前記第 1および第 2の乗算手段の出力信号を加算して 前記出カク口ック信号を出力する加算手段 （ 9 a ) を含む。
    8. 基準クロック信号に対応して予め定める周波数の範 囲で任意の周波数のクロッ ク信号を発生するクロッ ク信号 発生装置であって、
    前記基準クロック信号を第 1のクロッ ク信号として発生 する第 1のクロック信号発生手段 （ 1 b ) 、
    前記第 1のクロック信号発生手段から発生された第 1の クロック信号に応じて、 該第 1のクロック信号の位相に対 して直交する位相を有する第 2のク口ック信号を発生する 第 2のクロック信号発生手段 （4 ) 、
    前記予め定める周波数を設定するための設定信号が入力 される入力端子 （ 6 2 ) 、
    前記第 1のクロック信号発生手段から発生された基準ク ロック信号に応答して、 前記入力端子に入力された設定信 号を積分するための積分手段 （ 6 0 ) 、
    予め正弦波データと余弦波データとを記憶し、 前記積分 手段によつて積分された設定信号が入力されたことに応じ て、 それぞれが積分された設定信号に応じた振幅値の正弦 波データと余弦波データとを読出す記憶手段 （ 7 2， 7 3 ) 、 および 刖 g記[第 1のクロッ ク信号発生手段から発生された第 1の クロック信号と、 前記第 2のク口ック信号発生手段から発 生された第 2のク ロッ ク信号と、 前記記億手段から読出さ れた正弦波データと余弦波データとに応じて、 位相が前記 基準クロック信号に同期しかつ前記設定信号によって設定 された周波数の出カク口ック信号を発生する出カクロック 信号発生手段 （3, 5， 9) を含む。
    9. 請求の範囲第 8項に記載のク口ッ ク信号発生装置で あって、
    前記出力クロック信号発生手段は、
    前記第 1のクロック信号発生手段から発生された第 1 のクロック信号と前記記憶手段から読出された余弦波デー 夕とを乗算する第 1の乗算手段 （3) 、
    前記第 2のク口 ッ ク信号発生手段から発生された第 2 のクロッ ク信号と前記記憶手段から読出された正弦波デー 夕とを乗算する第 2の乗算手段 （5) 、 および
    前記第 1および第 2の乗算手段のそれぞれの出力を加 算する加算手段 （9) を含む。
    1 0. 請求の範囲第 9項に記載のク口ック信号発生装置 であって、
    前記記億手段は、 前記正弦波データおよび余弦波データ をそれぞれ上位複数ビッ トと下位複数ビッ トに分割して出 力する手段 （72, 73) を含み、 さらに
    前記第 1のクロッ ク信号発生手段から発生された第 1の クロック信号の振幅を予め定めるレベルに減衰させるため の第 1の減衰手段 （6 7 ) 、 および
    前記第 2のク口ッ ク信号発生手段から発生された第 2 のクロック信号の振幅を予め定めるレベルに減衰させるた めの第 2の減衰手段 （68) を含み、
    前記第 1の乗算手段は、
    前記第 1のクロック信号発生手段から発生された第 1 のクロッグ信号と前記記憶手段から読出された余弦波デー 夕の上位複数ビッ トとを乗算する第 3の乗算手段 （ 3 b ) 、 および
    前記第 1の減衰手段によつて振幅が予め定めるレベル に減衰された第 1のクロック信号と前記記憶手段から読出 された余弦波データの下位複数ビッ トとを乗算する第 4の 乗算手段 （ 3 c ) を含み、
    前記第 2の乗算手段は、 前記第 2のクロック信号発生手 段から発生された第 2のク口ック信号と前記記億手段から 読出された正弦波データの上位複数ビッ 卜とを乗算する第 5の乗算手段 （ 5 b ) 、 および
    前記第 2の減衰手段によつて振幅が予め定めるレベル に減衰された第 2のク口ッ ク信号と前記記憶手段から読出 された正弦波データの下位複数ビッ トとを乗算する第 6の 乗算手段 （ 5 c ) を含む。
    1 1. 請求の範囲第 8項に記載のク口ック信号発生装置 であって、 前記第 1のクロック信号発生手段は、
    前記第 1のクロック信号の周波数の n倍の周波数を有 するクロック信号を発生するクロック信号発生手段 （ l a ) 、 および
    前記ク口 ッ ク信号発生手段から発生されたクロック信 号を 1ノ nの分周比で分周し、 それぞれの位相が異なる複 数のクロッ ク信号を複数の第 1のクロック信号として出力 する分周手段 （ 5 1 ) を含み、
    前記第 2のクロック信号発生手段は、 前記分周手段から 出力されたそれぞれの位相が異なる複数の第 1のクロック 信号をそれぞれ 1 クロック分遅延させて複数の第 2のク口 ッ ク信号と して出力する遅延手段 （ 5 5 ) を含む。
    1 2. 請求の範囲第 1 1項に記載のクロック信号発生装 置であって、
    前記出カク口ッ ク信号発生手段は、
    前記分周手段から出力されたそれぞれの位相が異なる 複数の第 1のクロック信号と前記第 1の検出信号とを乗算 する第 1の乗算.手段 （ 3 a ) 、
    前記遅延手段から出力きれたそれぞれの位相が異なる 複数の第 2のクロック信号と前記第 2の検出信号とを乗算 する第 2の乗算手段 （ 5 a ) 、 および
    前記第 1および第 2の乗算手段の出力信号を加算して 前記出力クロック信号を出力する加算手段 （ 9 ) を含む。
    1 3. 請求の範囲第 1 2項に記載のクロック信号発生装 置であって、
    前記記憶手段は、 前記正弦波データおよび余弦波デ一夕 をそれぞれ上位複数ビッ トと下位複数ビッ トとに分割して 出力する手段を含み、 さらに
    前記分周手段によつて分周された複数の第 1のクロック 信号の振幅を予め定めるレベルに減衰させるための第 1の 減衰手段 （ 6 7 ) 、 および
    前記遅延手段によつて遅延された複数の第 2のクロック 信号の振幅を予め定めるレベルに減衰させるための第 2の 減衰手段 （6 8 ) を含み、
    前記第 1の乗算手段は、
    前記分周手段によって分周された複数の第 1のクロッ ク信号と前記記憶手段から読出された余弦波データの上位 複数ビッ トとを乗算する第 3の乗算手段 （ 3 b ) 、 および 前記第 1の減衰手段によつと振幅が予め定めるレベル に減衰された複数の第 1のクロッ ク信号と前記記憶手段か ら読出された余弦波データの下位複数ビッ 卜とを乗算する 第 4の乗算手段 （ 3 c ) を含み、
    前記第 2の乗算手段は、
    前記遅延手段によって遅延された複数の第 2のク口ッ ク信号と前記記憶手段から読出された正弦波データの上位 複数ビッ トとを乗算する第 5の乗算手段 （ 5 b ) 、 および 前記第 2の減衰手段によって振幅が予め定める レベル に減衰された複数の第 2のクロック信号と前記記億手段か ら読出された正弦波データの下位複数ビッ トとを乗算する 第 6の乗算手段 （5 c ) を含む。
    14. 請求の範囲第 8項に記載のクロック信号発生装置 であって、
    前記積分手段は、
    前記入力端子に入力された設定信号を前記第 1のクロ ック信号に応じて一時記億し、 前記記憶手段に出力する一 時記憶手段 （65) 、 および
    前記入力端子に前記設定信号が入力されるごとに前記 一時記億手段の出力と該設定信号とを加算して前記一時記 億手段に一時記憶させる加算手段 （64) を含む。
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